Verilog HDL数字系统设计与验证
Verilog HDL数字系统设计与验证
图书信息
出版社: 电子工业出版社; 第1版 (2009年4月1日)
丛书名: 电子信息与电气学科规划教材
平装: 255页
正文语种: 简体中文
开本: 16
ISBN: 9787121082924
条形码: 9787121082924
尺寸: 25.6 x 18.2 x 1 cm
重量: 422 g
内容简介
《VerilogHDL数字系统设计与验证》全面介绍如何使用Verilog HDL进行数字电路设计、仿真和验证。全书共分为VerilogHDL语法基础与基本电路单元设计、系统设计与验证和附录三个组成部分。《VerilogHDL数字系统设计与验证》以Verilog-1995和Verilog-2001标准为基础，重视电路仿真与验证，紧密结合设计实践，可以帮助读者掌握规范的电路设计方法。书中大量的例题可直接用于读者的设计实践，具有良好的参考价值。
《VerilogHDL数字系统设计与验证》适合通信工程、电子工程及相关专业的高年级本科生、硕士生作为教材使用，同时也可供进行集成电路设计和可编程逻辑器件设计的工程师参考使用。
目录
第一部分 语法基础与基本电路单元设计.
第1章 引言
1.1 VerilogHDL语言的产生与发展
1.2 设计流程
1.3 Verilog佃L在电路仿真中的应用
1.4 VerilogHDL在电路综合中的应用
思考与练习
第2章 Verilog代码结构
2.1 模块的结构
2.2 电路功能描述方式
思考与练习
第3章 Verilog中的常量.变量与数据类型
3.1 常量
3.2 变量
3.3 块语句与变量的赋值
思考与练习
第4章 操作符/运算符
4.1 算术操作符
4.2 关系操作符
4.3 相等关系操作符
4.4 逻辑操作符
4.5 按位操作符
4.6 缩位(归约)操作符
4.7 移位操作符
4.8 条件操作符
4.9 并位(位拼接)操作符
4.1 0操作符的优先级
思考与练习
第5章 条件语句与循环语句
5.1 if-else语句
5.1.1 if-else语句的语法结构
5.1.2 if-else语句与锁存器
5.2 case,casez和casex语句
5.2.1 case语句
5.2.2 casez和casex语句
5.2.3 case语句与锁存器
5.3 循环语句
5.3.1 forever循环语句
5.3.2 repeat循环语句
5.3.3 while循环语句
5.3.4 for循环语句
思考与练习
第6章 任务与函数
6.1 任务
6.1.1 任务定义
6.1.2 任务调用
6.1.3 任务定义与调用举例
6.2 函数
6.2.1 函数的定义
6.2.2 函数的调用
6.2.3 函数定义与调用举例
6.3 任务与函数的异同小结
思考与练习
第7章 用户定义的原语
7.1 UDP的定义
7.2 组合电路UDP
7.3 时序电路UDP
第8章 状态机
8.1 引言
8.2 设计风格1
8.3 设计风格2
8.4 设计风格3
8.5 状态机编码方式：二进制编码和独热编码
思考与练习
第9章 系统任务与编译预处理..
9.1 与仿真相关的系统任务
9.1.1 $display和$write
9.1.2 $monitor和$strobe
9.1.3 $time和$realtime
9.1.4 $finish和$stop
9.1.5 $readmemh和$readmemb
9.1.6 $random
9.2 与波形和定时检查相关的系统任务
9.3 编译预处理语句
9.3.1 宏定义define
9.3.2 文件包含处理
9.3.3 仿真时间标度timescale
9.4 条件编译命令
思考与练习
第10章 常用基本电路单元设计
10.1 Verilog代码的综合
10.2 算术逻辑单元
10.3 并/串变换电路
10.4 简单自动售货机控制电路
10.5 7段数码显示器控制电路
10.6 逐级进位和超前进位加法器
10.6.1 逐级进位加法器实现方法
10.6.2 超前进位加法器
10.7 同步FIFO的设计
思考与练习
第二部分系统设计与验证
第11章 静态定时分析.时钟域与同步化设计
11.1 前仿真与后仿真
11.2 静态定时分析
11.2.1 静态定时分析与门延迟
11.2.2 时钟抖动对静态定时分析的影响
11.2.3 时钟偏移对静态定时分析的影响
11.3 时钟域与同步化设计
11.3.1 同步器结构
11.3.2 时钟域的划分
11.3.3 单一跨时钟域信号的有效传递
11.3.4 多个跨时钟域信号的有效传递
11.4 采用异步FIFO进行时钟域隔离
11.4.1 异步FIFO的电路结构
11.4.2 格雷码计数器
11.4.3 AFIFO的设计与应用
11.5 通过高速采样实现异步信号的同步化设计
思考与练习
第12章 Verilog设计验证技术
12.1 电路验证的基本概念
12.2 验证的全面性与代码覆盖率分析
12.3 随机化测试
12.4 定时验证
12.5 自动测试testbench
12.5.1 以太网桥接器的工作原理
12.5.2 电路的模块级验证
12.5.3 电路的系统级验证
思考与练习
第13章 典型复杂电路设计与分析
13.1 乘法器
13.1.1 串-并型乘法器
13.1.2 并行乘法器
13.1.3 使用“*”实现乘法器
13.2 除法器
13.2.1 除法电路的算法
13.2.2 VerilogHDL除法器的实现
13.3 数字滤波器
13.4 检错码编码电路
思考与练习
第14章 通信系统中的异步复用电路
14.1 同步复用电路
14.2 异步复用电路
14.2.1 异步复用的基本概念
14.2.2 正码速调整
14.2.3 全同步设计方法
第15章 通用异步收发器的设计与验证
15.1 通用异步收发器规范
15.2 电路结构设计
15.3 UART控制电路模块代码设计与分析
15.4 UART发送电路模块代码设计与仿真分析
15.5 UART接收电路模块代码设计与仿真分析
15.6 系统仿真
15.7 UART自动测试testbench
第16章 Viterbi译码器电路
16.1 卷积码编码器的工作原理
16.2 Viterbi译码器的工作原理
16.2.1 分支度量单元的设计
16.2.2 ACS单元的设计
16.2.3 幸存路径信息存储和回溯单元的设计
16.3 Viterbi译码器电路实现
附录A 可编程逻辑器件
附录B ModelSimSE使用指南
附录C XilinxISE+ModelSim使用指南
附录D AlteraQuartusII+SynplifyPro+ModelSim使用指南
附录E Verilog(IEEEStd-1364-1995)关键字
参考文献